《科创板日报》7月6日刊发消息（记者 黄心怡），文章披露华为今年秋季Mate90系列计划搭载新麒麟芯片，该芯片基于华为发表的韬定律技术。华为于5月正式提出这套指导半导体产业的新原则。韬定律核心在于以时间常数τ的系统性降低为目标，运用逻辑折叠等技术手段压缩芯片内信号传播时延。通过这种方式持续提升晶体管密度，推动半导体及电子系统不断向前发展。2026年秋季将面世的麒麟芯片，便是首批应用逻辑折叠技术的产品，其性能得到显著增强。
中国科学院科技论文预发布平台ChinaXiv资料显示，华为董事、半导体业务部总裁何庭波在7月3日发布了《面向多层级电子系统的时间缩微理论》（韬定律）V2版本。新版论文在原有框架上补充了诸多工程应用细节、实测量化数据以及具体产品发展路线，为以时间常数τ为核心的后摩尔时代缩放理论体系构建了更完善的框架。
论文透露的数据表明，与2025年的麒麟9030 Pro相比，麒麟2026通过LogicFolding双层逻辑折叠技术，晶体管密度从155MTr/mm²大幅增至238MTr/mm²，增幅达53.5%。这一进步通常需要三年几何微缩才能达到。除此之外，麒麟2026在1.1V供电电压条件下，主频提升至3.1GHz（增幅13%）；SRAM工作频率提高超40%；时钟缓冲器数量减少超过50%，时钟偏移降低25%，布线长度缩短约30%。
《科创板日报》从消息人士处了解到，华为Mate 90系列将采用这款新麒麟芯片，即论文中所讲到的麒麟2026。
何庭波在新论文中指出，未来十年内，逻辑折叠技术将从局部关键路径发展到全面的多层级折叠，单个封装内有可能集成三层、四层甚至更多有源层。这一发展由低温混合键合技术推动，该技术放宽了各层间的热预算限制，并且硅通孔（TSV）着陆点会从顶层金属移至M6层，预计能释放超过30%的高层布线资源。预计从2026年到2035年，晶体管密度有望达到400MTr/mm²或更高水平。
同时，逻辑折叠技术让麒麟芯片能显著提高CPU核心频率，并为迈向4GHz以上频率奠定基础。该发展路线是切实可行的，并且在成本控制上具备经济可行性。论文还显示，大约在2030年，AI芯片昇腾990将把LogicFolding技术应用于AI加速器领域。到2035年，硬件集成度预计会提升超过100倍，时间常数τ的缩减将在堆栈的每一层实现，而非集中在器件层面。
“热管理是LogicFolding架构中的关键难点。”论文中写道，“为应对这个问题，我们运用热感知分区和布局规划策略。在设计中，刻意避开高功耗电路布局，从结构层面防止高功耗子系统的空间邻近。”何庭波认为，尽管前方的路线图挑战重重，但总体方向是清晰的。他强调，将τ缩放（韬定律）描述成已完成系统具有误导性。工具链与方法论、晶圆间工艺变化、垂直互连开销等实际问题，依然悬而未决。
半导体行业已行驶半个多世纪的主导者摩尔定律，正遭遇物理极限与经济效益的双重阻力。随着晶体管几何缩微放缓、成本红利减退，探寻超越传统工艺局限的新演进路径，以匹配计算性能指数式增长的需求，已成为全球半导体行业共同面对的课题。华为认为，韬(τ)定律为破解这一难题提供了有效方案。韬定律所包含的“逻辑折叠(LogicFolding)”等技术，构建起贯穿器件、电路、芯片至系统层面的多层级框架。在晶体管密度受限情景下，遵循“韬（τ）定律”原则，从底层器件一直到顶层系统，对信号传输和处理的时间进行优化缩短，以此提升芯片性能。